Verilog

История языка Verilog.

История Verilog

Verilog первоначально зародился как проприетарный язык моделирования аппаратного обеспечения компании Gateway Design Automation Inc. приблизительно в 1984. Ходят слухи, что первоначально язык был разработан, с использованием идей самого популярного HDL языка того времени, называемого HiLo, а также традиционных компьютерных языков, таких как C. В то время Verilog не был стандартизирован, и язык изменялся в почти всех ревизиях, которые вышли в течение 1984 - 1990.

Симулятор языка verilog был впервые использован в начале 1985 году и был значительно расширен в 1987. Одной из реализаций verilog был симулятор  компании Gateway. Первым крупным расширением языка стал verilog-XL, который добавил несколько функций и реализовал "XL алгоритм", который был очень эффективныv способом для ведения моделирования на уровне логических элементов.

В конце 1990. Cadence Design System, основной продукт которой в то время включал симулятор процесса изготовления ИС методами литографии, решила приобрести Gateway Automation System. Наряду с другими продуктами Gateway, Cadence теперь стала владельцем языка Verilog и продолжила продавать Verilog и как язык и как симулятор. В то же время Synopsys продавал нисходящую методологию дизайна, используя Verilog. Это было сильной комбинацией.

В 1990 Cadence признала, что, если бы Verilog остался закрытым языком, давление стандартизации в конечном счете заставили бы промышленность перейти к VHDL. Следовательно, Cadence организовала Open Verilog International (OVI), и в 1991 дала ей документацию на язык описания аппаратных средств Verilog. Это стало событием, которое "открыло" язык.

OVI сделал значительный объем работы, чтобы улучшить руководство по использованию языка, разъяснив вещи и делая языковую спецификацию максимально независимой от производителя компилятора.

Вскоре стало понято, что, наличие большого количества компаний на рынке для Verilog, привело к тому, что потенциально все хотели бы сделать то, что Gateway делало до сих пор - измение языка для собственной выгоды. Это побудило выпустить язык как общественное достояние. В результате в 1994 рабочая группа IEEE 1364 была сформирована, чтобы превратить руководство по использованию языка от OVI в стандарт IEEE. Это произошло в 1995, и Verilog стал стандартом IEEE в декабре 1995.

Когда Cadence передала OVI руководство по использованию языка, несколько компаний начали работать над симуляторами Verilog. В 1992, первый из них был создан, и к 1993 было несколько реализаций симуляторов Verilog, доступных от сторонних производителей. Самым успешным из них был VCS, Verilog Compiled Simulator, от Chronologic Simulation. VCS стал истинным компилятором в противоположность интерпретатору, которым является Verilog-XL. В результате время компиляции было существенным, но скорость выполнения моделирования была намного выше.

Тем временем популярность Verilog и PLI повышалась по экспоненте. Verilog как HDL нашел больше поклонников, чем правильно построенный и финансируемый государством VHDL. Вскоре руководство OVI поняло потребность в принятии более универсального стандарта. Соответственно, совет директоров OVI попросил IEEE создать рабочий комитет по созданию описания языка Verilog как стандарта IEEE. Рабочий комитет 1364 был сформирован в середине 1993 и 14 октября 1993, состоялось первое заседание.

Стандарт, который объединил синтаксис Verilog и PLI в единственном объеме, был передан в мае 1995 и теперь известен как Стандарт IEEE 1364-1995. 

После многих лет использования новые возможности были добавлены к Verilog, и новую версию назвали Verilog 2001. Эта версия решила много проблем, которые имел Verilog 1995. Новый стандарт получил название IEEE 1364-2001.